Authors |
|
|||||||||||
|
||||||||||||
Supporting Institution |
: | |||||||||||
|
||||||||||||
Project Number |
: | |||||||||||
|
||||||||||||
Thanks |
: |
Cover Download | Context Page Download |
Ibrahim ŞAHİN 1 , Süleyman Çakıcı 2 , Pakize ERDOGMUS 3
Sayısal tasarımların başarımını büyük ölçüde etkileyen önemli bileşenlerden birisi de ikili toplayıcılardır. Literatürde önerilen birçok toplayıcı türü bulunmaktadır. Bu çalışmada, ikisi IP Core Generator tarafından oluşturulmuş üçü ise tasarlanmış toplam beş farklı toplayıcının iki farklı FPGA yongası üzerinde başarım ve maliyet değerlendirmesi yapılmıştır. En iyi başarımı DSP48Es blokları kullanılarak IP Core Generator tarafından oluşturulan toplayıcıların sunduğu tespit edilmiştir. Tasarlanan toplayıcılar arasında ise “carry select adder” her iki yonga üzerinde de diğerlerine oranla daha yüksek başarım göstermiştir. Diğer taraftan, beklenilenin aksine, donanım gereksiniminin diğer iki tasarlanan toplayıcı ile aynı miktarda olduğu görülmüştür. Bu çalışmadan elde edilen diğer bir önemli sonuç ise, toplayıcıların gerçeklenmesinde büyük arama tablolarının (Look-Up Tables) kullanılmasının toplayıcı maliyetinde beklenen ölçüde iyileşme sağlamamasıdır.
Keywords
İkili toplayıcılar,
Maliyet,
Başarım,
FPGA,
VHDL,
Ibrahim ŞAHİN 1 , Süleyman Çakıcı 1 , Pakize ERDOGMUS 1
One important component of the most digital designs is binary adders which greatly affects the total performance of the designs. In the literature several different types of adders were proposed. In this study, performance and cost evaluations of five selected adders, two of which were generated using IP Core Generator and three of which were designed adders, were done on two selected FPGA chips. The results show that, the adders generated using the IP Core Generator with DSP48Es block are the best in most cases. Among the three non-generated adders, the carry select adder showed slightly better performance on average on both chips than others. On the other hand, in contrary to the expectations, it costs about the same amount of hardware with the other two. Another outcome of this study is that using larger Look-up Tables did not improve the costs of the designed adders as much as expected.
Keywords
Binary adders,
Cost,
Performance,
FPGA,
VHDL,
Authors |
|
|||||||||||
|
||||||||||||
Supporting Institution |
: | |||||||||||
|
||||||||||||
Project Number |
: | |||||||||||
|
||||||||||||
Thanks |
: |